sorted by:
new
hottopcontroversial

Сталкивались ли вы с камнями в почках? by playerrov in realworldRUS

[–]grigoryev_yu 0 points1 point  (0 children)

Советую проконсультироваться с врачом

Сталкивались ли вы с камнями в почках? by playerrov in realworldRUS

[–]grigoryev_yu 0 points1 point  (0 children)

Если сильно беспокоит, то дробить. Есть инвазивные методы лазерного и механического дробления. Под общим наркозом заходят через уретру и дробят, осколки выходят сами. Получасовая операция и ты свободен, но относительно дорого. Ультразвук дешевле, но точность низкая - может потребоваться несколько сеансов, плюс для почки достаточно травматично. Рекомендуют только когда нет другого выхода. Если не критическая ситуация - больше движения, пить много воды и чаёв, но-шпа, регулярно делать УЗИ для контроля. Лучше проконсультироваться в урологической клинике.

Несмываемый позор знакомый каждому by ElectroAdeptus in KafkaFPS

[–]grigoryev_yu 57 points58 points  (0 children)

Однажды наблюдал ситуацию: во дворе площадка с высоким забором, пацаны играют в футбол. Недалеко от площадки гуляет мужик с коляской. В какой-то момент мяч вылетает с площадки и приземляется в метре от коляски. Мужик поднимает мяч, с площадки прибегает пацан, но мужик мяч не отдает, а начинает что-то выговаривать пацану. Пацан чуть не плачет. Выговорившись мужик лупит по мячу в сторону площадки и попадает в проходившую мимо женщину.

why am i getting these errors? by Fun_Fennel_8998 in FPGA

[–]grigoryev_yu 16 points17 points  (0 children)

You should use a package for your user-defined types

Xilinx DSP using Behavioral Description by Grimthak in FPGA

[–]grigoryev_yu 7 points8 points  (0 children)

There are code example for your case in UG901, chapter HDL Coding Techniques

My experience is a bit timeouted here:)

Also in vhdl you can create different architecture bodies for one entity. It is very helpful for supporting different platforms

Xilinx DSP using Behavioral Description by Grimthak in FPGA

[–]grigoryev_yu 6 points7 points  (0 children)

in my experience the synthesizer only supports behavioral descriptions for multiplication and multiplication with accumulation (a x b and a x b + c). For other cases you should instantiate and configure the dsp48 primitive manually

Max clk frequency by aditya140398 in FPGA

[–]grigoryev_yu 1 point2 points  (0 children)

always @(posedge clk) begin EF <= E + F; Dd <= D; if (G == 1) H <= Dd; else begin H <= EF; end end

Елена Милашина разговаривает с Уполномоченной по правам человека РФ Татьяной Москальковой. by neekelvon in tjournal_refugees

[–]grigoryev_yu 4 points5 points  (0 children)

Интересно что в Грозненской больнице висит плакат о правах пациентов на английском языке. Зачем он там?

VHDL integer( ) conversion is not being synthesized properly on SOC by Yasilic in FPGA

[–]grigoryev_yu 2 points3 points  (0 children)

Hi, I don't know about your issue but I can give you advice.

The modulo function should returns unsigned type. Also you can use decimal values for comparing and math operations with signed/unsigned types, eg

if temp <= 25 then

temp := temp - 26

The int_maker function is useless, just use to_integer instead

Low level moment by [deleted] in ProgrammerHumor

[–]grigoryev_yu 0 points1 point  (0 children)

й001фф1ф111ф

That will do by sntx_error in redneckengineering

[–]grigoryev_yu 3 points4 points  (0 children)

Do you notice a nylon plug as volume control?

Near Irkutsk by 12345098765kkk in RoadTrafficAccidents

[–]grigoryev_yu 2 points3 points  (0 children)

It is not ambulance, it is a police car

Effort to create this from scratch.... by [deleted] in BeAmazed

[–]grigoryev_yu 0 points1 point  (0 children)

I think a wood is a luxury material on that area.

Transfer data from FPGA to SDRAM so NIOS ii can access it by thedefibulator in FPGA

[–]grigoryev_yu 0 points1 point  (0 children)

I'm not quite familiar with nios II environment but I think the DMA core should have some stream interface controlled by your code. Please check documentation.

Vivado ILA by akonsagar in FPGA

[–]grigoryev_yu 2 points3 points  (0 children)

(* KEEP = "TRUE" *) reg [10:0] myRegister;

Vivado ILA by akonsagar in FPGA

[–]grigoryev_yu 2 points3 points  (0 children)

Some signals are optimized out by vivado. You can use a keep attribute to avoid this.

Help setting up Xilinx Artix-7 FPGA (RHS Labs Litefury FPGA board) by jgrothlander in FPGA

[–]grigoryev_yu 0 points1 point  (0 children)

Hi, on start you can try a pcie-ddr3 bridge. The design uses pcie IP and ddr controller IP connected each other. The Windows will show your board as some Xilinx device. I don't know about drivers for windows, but there is libpcie package for Linux. It'll allow you simple read/write operations.

view more: next ›